应用于微小卫星的CMOS图像传感器芯片设计

时间：2021/05/28    点击量：268

在小卫星和微纳卫星领域,小体积、低功耗、低成本、高性能的探测器是星载应用的发展趋势, CMOS图像传感器因其高集成度、低功耗和低成本 等特点将逐步取代 CCD 芯片成为主流探测器。针对星用 CMOS图像传感器的小面积、高动态、低噪 声、低成本的应用需求,本文设计了一款可应用于微小卫星的可见光 CMOS图像传感器。文章首先对 CMOS图像传感器芯片的架构进行介绍,然后对读 出电路的关键电路技术进行研究和设计,包括行列 选控制信号共用地址译码电路的设计、低噪声读出 电路的设计、高动态范围电路的设计和高精度片上 ADC的设计,再基于0.35μm CMOS抗辐照工艺 对关键电路结构进行仿真与分析,最终完成芯片总 体版图设计和流片验证。

本文设计的CMOS图像传感器由像素阵列、行 选电路、列级电路、读出电路、偏置电路等部分构成, 其结构示意图如图1所示。

该芯片采用滚动曝光模式,在图1中,中间像素 阵列采用4T 像素结构,阵列规模为1024×1024; 左侧的行选电路用于实现行选通与像素信号的控制 功能;下侧为列级电路和读出电路,列级电路对像素 信号进行列选和采样保持操作;读出电路包括可编 程增益放大器(PGA)和片上 AD 电路,实现电压信 号放大和图像数字化处理;偏置电路为芯片提供电 压偏置与电流偏置,保障芯片的晶体管在正常的条 件下工作。下面对关键电路模块进行研究与设计。

为了实现图像传感器的开窗功能,并缩减行选 模块的版图面积,该芯片采用了一种将行和列地址 信号共用的译码方式,即行选电路和列选电路均采 用同一组地址译码器,在该地址译码器正常工作时, 该模块电路会将行选信号输入时刻对应的行地址锁 存入 Y 解码器中;同理,该模块电路也会将列选信 号输入时刻对应的列地址锁存入 X解码器中。 

行、列锁存器的总体框图如图2所示,锁存器的输入信号包括片外地址 A0~A7、时钟信号 Ld_X 和 Ld_Y,时钟信号 Ld_X和Ld_Y将共用地址A0~A7分开后得到各自的 行、列地址,并输出x0~x7,x0_~x7_,y0~y7和 y0_~y7_两路行、列地址信号。通过对信号Ld_X或者信号Ld_Y的控制,该电路能够实现特定行或列的选择输出,从而实 现芯片的开窗读出功能。

图2 行、列锁存器总体框图

为了增加 CMOS图像传感器的光动态范围,本 文设计了一种片上双斜积分控制电路,其工作原理 为:在一个信号处理周期中,使芯片有两种类型的复 位模式,一种是复位到复位电平,另一种是复位到双 斜复位电平。一般情况下,复位电平的电压就是电 源电 压,双 斜 率 复 位 电 平 则 要 低 于 电 源 电 压,当 CMOS图像传感器开始曝光时,所有像素被复位到 复位电平。像素积分开始后,积分周期将被双斜复 位脉冲信号分为两部分:如果积分信号在第一部分 积分周期内没有达到参考电平,则继续按照当前模 式进行积分;如果积分信号在第一部分积分周期内 已经超过了预先设置的参考电平,则双斜复位脉冲 信号将该像素单元复位到双斜复位电平,然后再继 续积分,以达到增大动态范围的目的。双斜积分控制电路原理图如图3所示。 

图3中输出信号RESET为像素复位信号电平信号,使能信号EN由行选电路产生。VRES 为复位电平,VREF 为双斜复位电平,VRES 或VREF 信号的输 出是通过 RESET_DR信号和RESET_DS_DR 信号进行控制。默认模式下,RESET信号输出为VRES,当光强较强时,在一个积分周期内,通过RESET_DR信号和RESET_DS_DR信号的变换, 使 RESET信号先输出VRES,然后再输出VREF。两次RESET的输出电平不一样,从而实现双斜积分控制,增加光动态范围。

为了消除前级电路产生的失配和噪声,并且有 效地存储、传递像素积分信号和复位信号,在可编程 增益放大器的前级,列读出电路增加了采样电路、电 压跟随器和差分放大器三部分电路。列读出模块 总体结构图如图4所示,像素输出的复位信号和像 素积分信号先经过 CDS双采样模块处理,再被电压 跟随器(AMP1)增大驱动能力后,输入到差分放大 器 Diff_AMP中进行相减,完成失配和噪声消除操 作后,有效信号进入后级电路进行处理。

图4 列读出模块总体结构图 

双采样电路中有两个电容,分别用来存储像 素积分信号和复位信号,然后通过单位增益放大器, 输出这两个信号。图4中的电压跟随器 AMP1为 一种推挽式 CMOS电压跟随器电路,该电路结构由 两级组成,第一级为差分放大器,第二级为输出缓冲 级,起输出缓冲作用。此电压跟随器结构主要有两 个作用:增强负载驱动能力和隔离前后级电路。

Diff_AMP 差 分 放 大 器 电 路 的 结 构 如 图 5 所 示,该电路结构用于消除前级电路中产生的失配和 噪声。当t6 和t8 信号单独控制 NMOS开关时,使 得积分信号cs1_out和复位信号cs2sp1_out分别采 样到电容 C23上,经过差分放大器的处理后,消除 了信号的噪声和失配。

图5 差分放大器电路原理图 

PGA 电路结构采用普通编码方式,其采样电容与反馈电容都可调。其总体结构如图6所示。 

图6所示PGA 电路为一级结构,由外部译码器 电路控制开关的导通,进而控制 PGA 的增益放大 倍数。PGA 由双端输入、单端输出的两级差分运算 放大器和开关电容网络组成,其中两级运算放大器 具有输入电压范围大和高放大增益的特点。环路输 出结构的可变增益由反馈电容Cf1 和运算放大器反 向输入端对地电容Cin 的比率决定,假设在工作频 率带宽基础上,运算放大器的增益足够大,反馈系统 的增益值近似如下:

A =(Cf1 +Cin)/Cf1 =1+Cin/Cf1 (1) 式(1)表明,当开关 S0断开之后,增益值由 Cf1 和Cin 的相加结果与反馈电容Cin 的比值决定;当开关 S0闭合之后,此 PGA 为电压跟随器结构,即A=1。该PGA 可产生1,2,4和8的放大倍数,仿真结果如 图7所示。

为了满足芯片面积小和高精度数字化要求,本 文采用芯片级 ADC,设计了一种10bit40M/S 的内插式 ADC,其优点为:减小了列级版图面积,满 足处理信号的精度要求,ADC整体架构设计如图8 所示。

该 ADC 的工作原理为:首先对输入模拟信号 进行预处理,在 ADC的输入端连接256个放大器, 然后在放 大 器 输 出 端 与latch 模 块 之 间 接 入 电 阻 串,电阻串由8个栅极接地 PMOS管构成,将电压 放大器的输出电压线性平均分配成4种电压,再连 接后级latch模块,实现信号的锁存。本文 ADC 采 用放大器与电阻串结合的方式,与同精度下传统快 闪型 ADC相比,减少了768个放大器,极大缩减了 版图面积。

图8中latch为 ADC锁存结构,该模块能够对 前级产生的电平信号进行存储,并根据相应的时钟 信号向后级读出所存数据。图9中(code)为 ADC编码电路结构,采用温度 计编码方式,最终完成模拟-数字的转换。 

图9 ADC编码电路结构

在所设计精度下的 ADC输出仿真结果如图10 所示,模拟输入为2~2.06V 斜坡信号,D4~D0为 ADC低5位输出,D0为最低位。 

本文基于0.35μmCMOS抗辐照设计技术和工艺平台开展了芯片仿真和版图设计。在设计过 程中采用了环形栅和 Flared晶体管两种抗辐照技 术,其中环形栅设计的主要目的是降低场泄漏,使晶 体管除源漏端相连以外,与其他电流路径进行了隔 离。由于辐射损伤主要是降低阈值电压和减小增 益,多晶硅在场氧两端通常比较小,当阈值电压降低 的时候,器件容易被击穿。Flared晶体管加固技术采用长的沟道长度,能够有效减小击穿效应,Flared 结构 MOS管的辐照后暗电流远小于普通 MOS管。 整体芯片布局如图11所示。

本文设计的芯片像素阵列为1024×1024,像 元尺寸为13μm×13μm,关键参数的测试结果为: 帧频为11f/s,ADC 位数为10bit,噪声电子为 42 e - ,动态范围为69dB,当总剂量辐射大于100krad (Si)时,器件关键技术指标符合预期,与国外同类别 芯片(噪声电子为 47e - ,动态范围 69dB)参数相 当。 

本文设计了一款可应用于微小卫星的 CMOS 图像传感器芯片。首先介绍了芯片整体的架构和电路原理,然后对高动态、低噪声功能的电路技术进行 了分析和研究,重点分析了列读出电路、可编程增益放大器、片上ADC结构和工作原理。最后,基于 0.35μmCMOS抗辐照工艺开展了芯片仿真设计, 完成了芯片总体版图设计和流片验证,测试结果表 明:该芯片具有高动态、低噪声和抗辐照特点,关键参数指标与国外同类别芯片相当。